基于FPGA的全新数字化PCM中频解调器设计.pdf

第20卷第3期
电子设计工程
2012年2月
Vol20
No.3
Electronic Design Engineering
Feb.2012
基于FPGA的新赵字化PCM中频解器设计
李宇,丁法珂
(中国空空导弹研究院河南洛阳471009)
摘要:为了対中频PCM信号进行直接解调,提出一种全新的数字化PCM中频解调器的设计方法。在实现过程中,米
用大规模的FPGA芯片对位帧同步器进行了融合,便于设备的集成化和小型化。这种新型的中频解调器比传统的基
带解调器具有硬件成本低和误码率低等优点。
关键词:FPGA;PCM;中频;解调器
中图分类号:TN911.6
文就标识码:A
文章编号:1674-6236(2012)03-0181-04
A new digital PCM intermediate frequency demodulator design based on FPGA
LI Yu, DING Fa-ke
( China Airborme Missle Academy, Luoyang 471009, China
Abstract: In order to demodulate directly PCM signals, a new design method for the IF demodulator is proposed. Large-scale
FPGA chip is used in the process of implementation to realize of the fusion of frame and bit synchronization, which is
convenient for integration and minia za on f emulator This new I demodulator has features of less hardware cost and
lower BER than traditional baseband demodulator
Key words: FPGA; PCM; intermediate frequency; demodulator
在传统的数据接收处理流程中,遥测接收机将接收到的1.,2中频解调器的技术要求
射频信号进行两次下变频到零中频,然后经过DA输出基带
中频解调器的位速率、帧长等多项指标都是可编程设置
信号;PCM数据流经过位同步、帧同步后恢复出数据叫,通过的,具体指标如下
数据处理计算机将数据进行显示和存储。随着现代电子技术
1)输人频率:70MHz;
的迅猛发展,高速AD芯片的出现和大容量FPGA芯片的成
2)输人信号强度:(-10士5)dBm;
熟应用,高度集成的数字化解调技术应运而生,笔者提出了
3)位速率范围100kbps~5Mbps可编程
种基于FPCA的全新数字化的PCM中频解调器的设计方
4)码型:NRZ_LMS可选择
案。本方案具有高度的集成性,较低的误码率,硬件资源少
5)字长:8;
实现简单等优点。
6)帧长:8~1024可编程
1功能和设计要求
7)同步码长度:4~-32位
8)同步码位置:在前或在后;
11中频解调器的功能
9)输出:USB接口输出。
中频解调器主要完成对接收机70M中频信号进行数字
化处理,然后通过位同步器重建码元时钟、恢复串行数据和2设计思路和方案
码型转换;通过帧同步器完成字、帧同步,对齐帧结构数据格2.1高速AD采样设计
式,并将串行数据流转换为并行数据流;最后通过计算机将
自软件无线电的概念提出后,模拟信号数字化是软件无
数据进行存储和处理。其主要功能组成如图1所示
线电设计中的关键所在。在软件无线电的设计中,AD模块完
ぐへ?高速のMに「数手十的十位同%
成模拟信号到数字信号的转换,AD采样频率的选择会对原
M中频
有信号以及后面数字信号处理产生重要的影响,所以如何选
择合适的采样频率是中频解调器的关键设计之一。采样定理
主要包括 Nyquist采样定理和带通采样定理?,对于信号频
图1中频解调器功能框图
谱分布在频带んA)上的带通信号进行采样,通常采用带通
Fg1 Functional block diagram of intermediate frequency demodulation采样定理,来选取合适的采样频率。
收稿目期:2011-11-25
稿件编号:20111112
根据带通信号采样理论公式,采样速率￡满足:
作者简介:李字(1979),男,河南洛阳人,エ程师。研究方向:信号接收与处理。
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《电子设计工程》2012年第3期
2(fl+FH)
(1)它由相位检测器PD、数字环路滤波器( Digital Loop Filter)和
数字控制本振( Numerically Control Oscillator)组成。在这个
式中,n取能满足=2(角-f)的最大正整数,则用进DPL中,相位检测器PD根据输人相位或计算相位误差。相
行等间隔采样所得到的信号采样值能准确地恢复原信号。
位误差通过数字环路滤波DLF并用于控制数字控制本振
本系统中频带宽最大为10M,因此ADC模块选用40 MHZ NCO的瞬时输出相位。在图4中,系数C,和C2是数字环路
的采样频率、12位量化。
滤波器(DLF)的参数,是影响环路带宽和环路响应时间的重
2数字变频及滤波设计
要参数,而C是确定DPLL中心频率的常数。这种DPLL的最
变频模块的设计是整个设计的关键部分之一。如图2所大优点就是具有线性相位,从而保证了捕获时间小和锁相范
示,该模块由NCO、CIC漶波器、半带滤波器和FR滤波器组圃大的性能。
成。NCO通过与AD之后的中频信号进行混频,从而得到基
带频率的Q两路正交信号,这两路信号分别通过CIC滤波
器、半带滤波器以及IR滤波器的抽取和滤波,最终得到要
相位裣测器
数竽环路波器
求速率的数字信号,从而实现数字信号由中频频率到基带频
率的转变。
ニニニこニーニこーニーニニニこニニニニニニー
-40C一PI图→
数字控制本振
图4数字锁相环相位模型
Fig. 4 Phase model of digital phase-locked loop
图2DDC模块实现框图
均匀采样二阶DPIL误差传递函数幅频特性具有明显的
Fig 2 Implementation block diagram of DDC module
高通特性,而且通带截止频率基本上和环路自由振荡频率
2.3鉴频单元设计
致,所以理论上只要恰当地选择环路自由振荡频率就可以得
从理论上来说,可以直接利用频率是相位对时间的微分
到我们所希望的等效高通滤波器。特别是当通带截止频率很
关系来实现鉴频。假设瞬时频率为f(),瞬时相位为(),同小时,高通特性的性能会更好,因为通带将更加平坦。所以用
相分量为l(),正交分量为Q(),则根据
这种方法实现窄带高通滤波器要比常规的IR和HR滤波
do(t)
dt
器都经济。因此,利用均匀采样二阶DPIL误差传递函数的高
通特性滤除缓慢变化的載波频偏和多谱勒率成