基于PLC的高速计数器设计.pdf

第6期(总第175期)
机械工程与自动化
2012年12月
MECHANICAL ENGINEERING & AUTOMATION
文章编号:1672-6413(2012)06-0157-02
基于PLC的高速计数器设计
葛付存
(盐城生物工程高等职业技术学校电子工程系,江苏盐城224051)
摘要:针对当前工业控制中高速脉冲计数的需求,设计了一种PLC控制系统中的高速计数器。首先介绍了
高速计数器常用的3种模式,之后设计了系统的整体结构,并对高速计数模块和中断控制进行了实现。经过
实践证明,本系统冲计数的准确性好,具有较髙的实用价值。
关键词:PLC;高速计数器;频率测量
中图分类号:TP273文献标识码:A
PLC中的高速计数器
数;当输人脉冲信号落后方向控制信号90°相位时,计数
高速计数器作为PLC控制系统中相对独立的功器减法计数,且在输入信号的下降沿到来时计数。
能模块,与PLC的处理单元配合使用,可以插在PLC
在编码器X4模式下,输人信号1和输人信号2
的背板上,组合后按照设定的流程不停地工作,主控单最高允许频率为250kHz,保持90°相位差。采用倍频
元可以随时婆取其信息并对其工作状态进行干预。实现双沿计数,在输入脉冲1的上升沿、下降沿和输入
其主要功能是对连接到其输入端子上的高频脉冲进行脉冲2的上升沿、下降沿到来时计数。当输入脉冲
计数并根据预先设定的条件做出相应的控制动作,以相对于输入脉冲2超前90°时,计数器加法计数;反之,
此来实现对轴的位置控制。除此之外,高速计数模块计数器减法计数。
还具有频率测量功能,能够测量输人脉冲的频率,在应
高速计数器利用统计输入脉冲信号在给定测频时
用上可以实现对速率的测量
间段内的脉冲个数,最后根据频率计数和测频时间计
高速计数器有3种计数模式[】:计数器模式、编码算出脉冲频率[。
器×1模式和编码器X4模式,可实现双方向计数、计2高速计数器的设计
数区间设定、计数初始值装载、中断、复位等功能。其
1系统整体设计
中计数器模式如图1所示。
高速计数器要实现高速计数功能和测频功能,内
部必须有专门设计的高速计数模块。考虑到实际应
输入
用,系统内部可以设计两个独立工作的高速计数模块,
计数方向
由系统分别进行控制。除此之外,高速计数器应具有
通信管理功能以实现和PLC中处理单元间的数据交
计数脉冲
计数值
换。为了实现中断和输入输出,还应该有相应的中断
控制、存储管理以及对输入信号的滤波处理和输出信
图1计数器模式
号的控制等。高速计数器的整体设计如图2所示。
在计数器模式下,输人脉冲为1MHz以下的脉冲2.2硬件选型
信号。计数器在输入脉冲信号上升沿到来时计数,计
在设计实现高速计数器的过程中,需要确定系统处
数方向取决于方向控制信号。方向控制信号为低电平理的信号类型、电压电流范園等指标,以便确定通道电
时,加法计数;方向控制信号为高电平时,减法计数。
路,进行系统的硬件选型。本文设计的高速计数器,主
在编码器×1模式下,输入信号为频率不高于2
要处理工业过程控制中的增量编码器、光电传感器、接
kHz的脉冲信号,但方向控制信号与输入脉冲保持90°近开关等脉冲发生设备的输出信号。目前市场上的旋
相位差。当输入脉冲信号超前方向控制信号90°相位转编码器、传感器等设备的输出信号大多为方波脉冲信
时,计数器加法计数,且在输入信号的上升沿到来时计号,信号频率在1MHz以下,电压范围为10V~26.4V,
收稿日期:2012-04-23;修回日期:2012-07~10
作者简介:葛付存(1974-),男,江苏盐城人,讲师,在读工程硕士,研究方向:自动化控制技术
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机椃工程与自动化
2012年第6期
电流为5mA~10mA。据此确定相应的输人输出指标
当收到一个输人脉冲信号时,计数器根据组态设
进行相应的元器件选型,最终完成系统的硬件设计。
定的计数模式进行计数并根据相应的触发条件确定计
口输入
数方向是增加还是减少。进行频率测量时,计数器将
累计在设定的测频时间内收到的脉冲信号,并在测频
信号滋波
高速计数
时闯结東时输出相应的脉冲累计值。
模块
2.4中断控制设计
存储单元
中断控制器根据组态参数选择相应的中断发生类
存储
型,当计数值达到设定的中断发生值时,发出中断信号
中心
管理
并根据发生条件进行中断标志位的置位和复位。中断
控制
中断
控软件流程见图4。
控制
启动
输出管理
綸出
<系统是否复位
清中断
图2高速计数器的整体设计
系统的两个高速计数模块采用 ALTERA公司
EP2C3T系列FPGA实现;开发工具采用该公司的专
中断模式处理
业FPFA开发软件 Quartus II9.0,使用 Verilog语言编
写固件程序,通过专门的接口芯片下载到FPGA中
模式1中断处理
模式2中断处理
模式3中断处理
2.3高速计数块设计
高速计数模块需要实现3种模式的计数功能和频
中斷输出
率测量中的脉冲累计功能,并且应该实现载入计数初始
图4中斷控制软件遆程图
值(计数器可以从该初始值而不是从零开始计数)、计数
高速计数模块通过组态参数确定采用哪一种中断
翻转(计数值达到翻转值时,计数值回复到零重新开始计模式。当计数值达到设定的中断发生值时,模块对中
数)、输出计数值等功能。高速计数器软件流程见图3
断发生标志置位,输出中断;也可以是当外部的某一信
号达到中断发生条件时触发中断。模式3可以视为屏
启动
蔽中断。
3结论
计数器
Y「频率汹试
本文对PLC控制系统中使用的高速计数器进行
是否复位?
初始化
设计,其关键是信号输人通道的设计和高速计数模块
的实现。本文利用此方法设计实现的高速计数器经测
计数器
试能够满足工业控制应用的高速脉冲计数要求。系统
模式选择
采用高性能FPGA,体积小、功耗低,并且具有良好的
扩展性,通过对FPGA固件程序的升级,可以轻松实
计数器模式日编码器メ1模式编码器×4模式『频率测试
现对该系统功能的改进且无需进行任何的硬件更改。
考文献:
计歎值输出
结果输出
[1]袁俊泉, Verilog HDL数字系统设计及其应用[Mユ.西安:
西安电子科技大学出版社,2002.
计数值达到
[2]候伯亨,硬件描述语言与数字逻辑电路设计[M].西安
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[4]周义.PLC应用开发技术与工程实践[M].北京:人民邮
图3高速计数器软件流程图
电出版社,2005.
Design of High-speed Counter Based on PLC
GE Fu-cun
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