基于VHDL的数字锁相环设计及Modelsim仿真.pdf

第2期(总第177期
机工程与自动化
2013年4月
MECHANICAL ENGINEERING AUTOMATION
文章编号:1672-6413(2013)02-0057-03
基于VHDL的数字锁相环设计及 Modelsim仿真
赵玮,齐向东
(太原科技大学电子信息工程学院,山西太原030024)
摘要:根据电力设备通信的同步性要求,提出了一种数字锁相环的设计方案。采用VHDL设计语言,运用
Modelsim仿真软件进行设计,根据波形图深入分析了数字锁相环的工作过程以及变模K值对结果的影响,
并在CPLD上实现数字锁相环的实际应用,得到了较为理想的设计指标。
关键词:VHDL;数字锁相环; Modelsim;CPLD;仿真
中图分类号:TP391.9:TN911.8文献标识码:A
0引言
相器输出高电平“1”时,变模计数器做减计数,直到产
在电力系统数据通信方面,同步性是系统稳定的生借位信号;反之,当鉴相器输出低电平“0”时,变模计
重要因素,直接决定通信任务的成败,锁相环的出现有数器做加计数,直到产生进位信号。计数器的模值可
效地解决了这一问题。锁相环对接收到的信号进行以由程序设定,用来优化锁相环路锁相时间和锁相误
处理,提取出时钟的相位信息,并根据这个相位信息输差的关系。当相位未锁定时,鉴相器的输出呈现出的
出一个与之相干的时钟信号,达到对信号频率的跟踪,波形是一个占空比动态变化的方波信号,环路相位锁
保证了系统通信的稳定。
定时,鉴相器的输出为占空比50%的方波信号。
随着数字电子技术的发展,性能更加稳定可靠的
数字锁相环DPL逐渐成为锁相环技术的发展方向
一输入信号鉴相器相位差信号十袋被双向
数字锁相环具有数字电路可靠性高、集成度高、可编程
控制等优点,有效地避免了模拟锁相环的零点漂移、器件
输出信号
进位加借位减
饱和以及抗干扰能力差等缺点,此外,数字锁相环在软件
控制方面的优势明显,可以利用软件程序针对不同场合
?轴出一分频器调整后触一脉冲加减
的数字锁相环进行优化设计,大大降低了硬件成本
计数器
本文对数字锁相环的原理进行分析,提出了一种
图1数字锁相环工作原理示意图
数字锁相环路的简单有效方案,采用VHDL设计语
进位和借位信号作为脉冲加减计数器的输人信号
言,运用 Modelsim仿真軟件进行设计,并在CPLD上控制对时钟信号的调整输出。当产生进位信号时,脉
实现数字锁相环的实际应用。
冲计数器减少一个高频时钟周期宽度的脉冲,导致输
1数字锁相环工作原理
出波形后移一个时钟周期。同样,当产生借位信号时,
数字锁相环工作原理如图1所示,它主要由鉴相
脉冲计数器增加一个高频时钟周期宽度的脉冲,导致
器、变模双向计数器、脉冲加减计数器和分频器构成。输出波形前移一个时钟周期。
输人信号进入鉴相器,输出信号取自分频器。各模块
调整后的信号最后经过分频器产生输出信号,成
之间的信号均为锁相环内部信号。
为新的鉴相器输入信号。这时一个调整周期结束,经
这里采用的鉴相器是一个异或门鉴相器,输入信过若干次的调整,最终输出信号与输人信号得到稳定
号与输出信号的异或作为鉴相器的输出,形成相位差的相位差,进位信号和借位信号在同一周期内产生一
信号,这个信号作为变模双向计数器的控制信号,当鉴
次,相互抵消,输出不再发生变化,达到相位锁定
收稿日期:2012-10-12;修回日期:2012-10-23
作者简介:赵玮(1988-),男,山西太原人,在读硬士研究生,研究方向:检测技术与自动化装置。
机械工程与自动化
2013年第2期
2基于VHDL语言和 Modelsim软件的模块实现
由图4可以看出,当收到进位标志信号时,输出
2.1异或门鉴相器
id_out增加一个时钟周期的脉冲。相反,收到借位标
异或门鉴相器由输入信号和输出信号的异或构志信号时,输出减少一个时钟周期的脉冲
成,其逻辑波形图如图2所示,VHDL程序设计如下
脉冲加减计数器的HDL设计程序如下
signal delayed, advanced:std_ logic;ーー加减计数器输入信号
use ieee std_logic_1164. all
signal delay_flag, advance_flag;srd_ logic;-一加减脉冲标志信号
use ieee std_logic_unsigned. all:
signal counter: std logic_ vector(4 downto0);ー一计数器
entity DPLL is
signal T:std_ logic;ー计数器的第0位
port( CLK, Code_Reset, CMI: in std_logic;
signal ID_OUT:std_ logic;ー-分频前的输出
DPLLOUT: out std._logic);一环路输出
signal count_8: std_logic_ vector(3 downto0);ーー八分频计数器
end DPLL:
process(CLK, Code_Reset)
architecture behave of DPLL is
signal Dnup: std_logic
if(Code Reset=0)then
if(Clkevent and LK='1)then
Dxor: process( CLK, Code_Reset) begin
delayed<=DEC_A:
if(Code Resct=0) then
advance
ed<=INC_A:
if( delayed=="0'and DEC_A=12) then
Dnup<=(div_8 xor CMI
if(counter(0)=1) then
nd if
elsif(counter( 0) ="0 )then
delay__flag<=1,
<=counter+1
end process Dxort
:.
UUL
图2鉴相器逻辑波形图
delay_flag<==0;
变模双向计数器
elsif(advanced=Oand INC A=1 )then
if( counter(0)="0)then
变模双向计数器模值为K,K的大小决定了锁相
counter<=counter
时间和锁相精度。K值越大,锁相时间越长,精度越
elsif(counter(0)=='12) then
高;K值越小,锁相时间越短,但是精度越低。调整K
advance
值的大小是对锁相环路系统优化的一项重要措施,变
if(counter=11111") then
模双向计数器如图3所示。
counter<=00000
counter<=counter+1 p
end ifs
图3变模双向计数器
end if:
由图3可以看出,加计数器到设定模值时,程序控
elsif(advance flag="1and
制计数器归零,并产生一个进位信号inc_a。同理,
counter(0)=0)